Pin Allocation Tables

Table 1. 64-Pin Allocation Table
I/O⁽²⁾	64-Pin TQFP, QFN	A/D	DAC	Comparator	Timers	CCP and PWM	CWG	ZCD	SMT	Clock Reference (CLKR)	Interrupt	EUSART	DSM	MSSP	Basic
RA0	24	ANA0	—	C1IN4- C2IN4- C3IN4-	T8IN⁽¹⁾	—	—	—	—	—		—	—	—	—
RA1	23	ANA1	—	—	T2IN⁽¹⁾	—	—	—	—	—	—	—	—	—	—
RA2	22	ANA2 Vref-	Vref-	C1IN1+ C2IN1+ C3IN1+	—	—	—	—	—	—	—	—	—	—	—
RA3	21	ANA3 Vref+	Vref+	—	—	—	—	—	—	—	—	—	—	—	—
RA4	28	ANA4	—	—	T0CKI⁽¹⁾	—	—	—	—	—	—	—	—	—	—
RA5	27	ANA5	—	—	T3G⁽¹⁾	—	—	—	—	—	—	—	—	—	—
RA6	40	ANA6	—	—	—	—	—	—	—	—	—	—	—	—	CLKOUT OSC2
RA7	39	ANA7	—	—	—	—	—	—	—	—		—	—	—	OSC1 CLKIN
RB0	48	ANB0	—	—	—	—	—	ZCDIN	—	—	IOCB0 INT0⁽¹⁾	—	—		—
RB1	47	ANB1	—	—	—	—	—	—	—	—	IOCB1 INT1⁽¹⁾	—	—	—⁽⁴⁾	—
RB2	46	ANB2	—	—	—	—	—	—	—	—	IOCB2 INT2⁽¹⁾	—	—	—⁽⁴⁾	—
RB3	45	ANB3	—	—	—	—	—	—	—	—	IOCB3 INT3⁽¹⁾	—	—	—	—
RB4	44	ANB4	—	—	—	—	—	—	—	—	IOCB4	—	—	—	—
RB5	43	ANB5	—	—	T1G⁽¹⁾ T3CKI⁽¹⁾	—	—	—	—	—	IOCB5	—	—	—	—
RB6	42	ANB6	—	—	—	—	—	—	—	—	IOCB6	—	—	—	ICSPCLK
RB7	37	ANB7	DAC1OUT2	—	—	—	—	—	—	—	IOCB7	—	—	—	ICSPDAT
RC0	30	—	—	—	T1CKI⁽¹⁾	—	—	—	—	—	IOCC0	CK4^(1,3)	—	—	SOSCO
RC1	29	—	—	—	T6IN⁽¹⁾		—	—		—	IOCC1	RX4^(1,3)DT4^(1,3)	—	—	SOSCI
RC2	33	—	—	—	—	—	CWG1IN⁽¹⁾	—	—	—	IOCC2	—	—	—	—
RC3	34	—	—	—	—	—	—	—	—	—	IOCC3	—	—	SCL1^(3,4)SCK1⁽¹⁾	—
RC4	35	—	—	—	—	—	—	—	—	—	IOCC4	—	—	SDA1^(3,4)SDI1⁽¹⁾	—
RC5	36	—	—	—	—	—	—	—	—	—	IOCC5	—	—	—	—
RC6	31	—	—	—	—	—	—	—	—	—	IOCC6	CK1^(1,3)	—	—	—
RC7	32	—	—	—	—	—	—	—	—	—	IOCC7	RX1^(1,3)DT1^(1,3)	—	—	—
RD0	58	AND0	—	—	—	—	—	—	—	—	—	—	—	—	—
RD1	55	AND1	—	—	T5CKI⁽¹⁾T7G⁽¹⁾	—	—	—	—	—	—	—	—	—	—
RD2	54	AND2	—	—	—	—	—	—	—	—	—	—	—	—	—
RD3	53	AND3	—	—	—	—	—	—	—	—	—	—	MDCARL⁽¹⁾	—	—
RD4	52	AND4	—	—	—	—	—	—	—	—	—	—	MDCARH⁽¹⁾	—
RD5	51	AND5	—	—	—	—	—	—	—	—	—	—	MDSRC⁽¹⁾	SDA2^(3,4)SDI2⁽¹⁾	—
RD6	50	AND6	—	—	—	—	—	—	—	—	—	—	—	SCL2^(3,4)SCK2⁽¹⁾
RD7	49	AND7	—	—	—	—	—	—	—	—	—	—	—	SS2⁽¹⁾	—
RE0	2	ANE0	—	—	—	—	—	—	—	—	IOCE0	CK3^(1,3)	—	—	—
RE1	1	ANE1	—	—	—	—	—	—	—	—	IOCE1	RX3^(1,3)DT3^(1,3)	—	—	—
RE2	64	ANE2	—	—	—	—	—	—	—	—	IOCE2	CK5^(1,3)	—	—	—
RE3	63	ANE3	—	—	—	—	—	—	—	—	IOCE3	RX5^(1,3)DT5^(1,3)	—	—	—
RE4	62	ANE4	—	—	T4IN⁽¹⁾	CCP2⁽¹⁾	—	—	—	—	IOCE4	—	—	—	—
RE5	61	ANE5	—	—	—	CCP1⁽¹⁾	—	—	—	—	IOCE5	—	—	—	—
RE6	60	ANE6	—	—	—	CCP3⁽¹⁾	—	—	SMT1WIN1⁽¹⁾	—	IOCE6	—	—	—	—
RE7	59	ANE7	—	—	—	—	—	—	SMT1SIG1⁽¹⁾	—	IOCE7	—	—	—	—
RF0	18	ANF0	—	C1IN0-C2IN0-	—	—	—	—	—	—	—	—	—	—	—
RF1	17	ANF1	—	—	—	—	—	—	—	—	—	—	—	—	—
RF2	16	ANF2	—	—	—	—	—	—	—	—	—	—	—	—	—
RF3	15	ANF3	—	C1IN2- C2IN2- C3IN2-	—	—	—	—	—	—	—	—	—	—	—
RF4	14	ANF4	—	C2IN0+	—	—	—	—	—	—	—	—	—	—	—
RF5	13	ANF5	DAC1OUT1	C1IN1- C2IN1-	—	—	—	—	—	—	—	—	—	—	—
RF6	12	ANF6	—	C1IN0+	—	—	—	—	—	—	—	—	—	—	—
RF7	11	ANF7	—	C2IN3-C1IN3-C3IN3-	—	—	—	—	—	—	—	—	—	SS1⁽¹⁾	—
RG0	3	ANG0	—	—	—	—	—	—	—	—	—	—	—	—	—
RG1	4	ANG1	—	—	—	—	—	—	—	—	—	CK2^(1,3)	—	—	—
RG2	5	ANG2	—	C3IN0+	—	—	—	—	—	—	—	RX2^(1,3)DT2^(1,3)	—	—	—
RG3	6	ANG3	—	C3IN0-	—	CCP4⁽¹⁾	—	—	—	—	—	—	—	—	—
RG4	8	ANG4	—	C3IN1-	T5G⁽¹⁾T7CKI⁽¹⁾	CCP5⁽¹⁾	—	—	—	—	—	—	—	—	—
RG5	7	—	—	—	—	—	—	—	—	—	IOCG5	—	—	—	Vpp/MCLR
RG6	20	ANG6	—	—	—	—	—	—	SMT2WIN1⁽¹⁾	—	—	—	—	—	—
RG7	19	ANG7	—	—	—	—	—	—	SMT2SIG1⁽¹⁾	—	—	—	—	—	—
RH0	26	—	—	—	—	—	—	—	—	—	—	—	—	—	—
RH1	25	ADCACT⁽¹⁾	—	—	—	—	—	—	—	—	—	—	—	—	—
RH2	57	—	—	—	—	—	—	—	—	—	—	—	—	—	—
RH3	56	—	—	—	—	—	—	—	—	—	—	—	—	—	—
V_DD	10, 38	—	—	—	—	—	—	—	—	—	—	—	—	—	V_DD
V_SS	9, 41	—	—	—	—	—	—	—	—	—	—	—	—	—	V_SS
OUT⁽²⁾	—	ADGRDA ADGRDB	—	C1OUT C2OUT C3OUT	TMR0	CCP1 CCP2 CCP3 CCP4 CCP5 PWM6OUT PWM7OUT	CWG1A CWG1B CWG1C CWG1D	—	—	CLKR	—	TX1/CK1⁽³⁾  DT1⁽³⁾TX2/CK2⁽³⁾DT2⁽³⁾ TX3/CK3⁽³⁾  DT3⁽³⁾TX4/CK4⁽³⁾DT4⁽³⁾ TX5/CK5⁽³⁾  DT5⁽³⁾	DSM	SDO1 SCK1 SDO2 SCK2	—
Note: 1.This is a PPS remappable input signal. The input function may be moved from the default location shown to one of several other PORTx pins. Refer to the peripheral input selection table for details on which PORT pins may be used for this signal. 2.All output signals shown in this row are PPS remappable. These signals may be mapped to output onto one of several PORTx pin options as described in the peripheral output selection table. 3.This is a bidirectional signal. For normal module operation, the firmware should map this signal to the same pin in both the PPS input and PPS output registers. 4.These pins are configured for I²C logic levels; The SCLx/SDAx signals may be assigned to any of these pins. PPS assignments to the other pins (e.g., RB1) will operate, but input logic levels will be standard TTL/ST as selected by the INLVL register, instead of the I²C specific or SMBus input buffer thresholds.